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Consideration of local structures in hierarchical partitioning of integratedcircuit netlists modelled by hypergraphs

  • Die vorliegende Arbeit befasst sich mit der hierarchischen Partitionierung von Hypergraphen, die im Prozess der Chipentwicklung durch Netzlisten einer integrierten Schaltung entstehen. Das Problem der Partitionierung ist dabei NP-schwer, sodass Heuristiken für die entsprechende Partitionierung verwendet werden. Erschwerend kommt hinzu, dass die Hypergraphen meist eine große Ordnung, mehr als 10^5 Knoten, aufweisen. Ziel dieser Arbeit ist es, ein Modell für eine derartige Partitionierung zu erstellen, welches Resultate aus vorangegangenen Arbeiten berücksichtigt und die Platzierung der Elemente des integrierten Schaltkreises im Fokus hat. Des Weiteren wird die Tauglichkeit vorhandener Algorithmen auf die erwähnte Modellierung geprüft, weiter werden vorhandene Algorithmen modifiziert und eigene Algorithmen konzipiert. Dabei wird darauf geachtet, dass die Algorithmen auf Hypergraphen mit großer Ordnung anwendbar sind. Diese Algorithmen werden dazu auf Hypergraphen des Benchmarks "ISPD 05/06" angewandt.

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Metadaten
Author:Alexander Steinhardt
URN:urn:nbn:de:bsz:mit1-opus-32355
Document Type:Master's Thesis
Language:German
Date of Publication (online):2013/10/04
Publishing Institution:Hochschule Mittweida
Release Date:2013/10/04
GND Keyword:Hypergraph
Institutes:03 Mathematik / Naturwissenschaften / Informatik
DDC classes:510 Mathematik
Open Access:Frei zugänglich
Licence (German):License LogoUrheberrechtlich geschützt